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* C:\FOSSEE\eSim\library\SubcircuitLibrary\LM13700\LM13700.cir
* EESchema Netlist Version 1.1 (Spice format) creation date: 07/28/22 23:24:01
* To exclude a component from the Spice Netlist add [Spice_Netlist_Enabled] user FIELD set to: N
* To reorder the component spice node sequence add [Spice_Node_Sequence] user FIELD and define sequence: 2,1,0
* Sheet Name: /
Q3 Net-_Q2-Pad1_ Net-_D4-Pad2_ /V+ eSim_PNP
D4 /V+ Net-_D4-Pad2_ eSim_Diode
Q6 Net-_Q10-Pad2_ Net-_Q2-Pad1_ Net-_D4-Pad2_ eSim_PNP
Q7 Net-_Q5-Pad1_ Net-_D5-Pad2_ /V+ eSim_PNP
D5 /V+ Net-_D5-Pad2_ eSim_Diode
Q9 /Output Net-_Q5-Pad1_ Net-_D5-Pad2_ eSim_PNP
Q11 /V+ /Buffer_input Net-_Q11-Pad3_ eSim_NPN
Q12 /V+ Net-_Q11-Pad3_ /Buffer_output eSim_NPN
Q2 Net-_Q2-Pad1_ /Input- Net-_Q2-Pad3_ eSim_NPN
Q5 Net-_Q5-Pad1_ /Input+ Net-_Q2-Pad3_ eSim_NPN
D3 /Diode_bias /Input+ eSim_Diode
D1 /Diode_bias /Input- eSim_Diode
Q4 Net-_Q2-Pad3_ /Amp_bias_input Net-_D2-Pad1_ eSim_NPN
Q1 /Amp_bias_input Net-_D2-Pad1_ /V- eSim_NPN
D2 Net-_D2-Pad1_ /V- eSim_Diode
Q10 /Output Net-_Q10-Pad2_ Net-_D6-Pad1_ eSim_NPN
Q8 Net-_Q10-Pad2_ Net-_D6-Pad1_ /V- eSim_NPN
D6 Net-_D6-Pad1_ /V- eSim_Diode
Q15 Net-_Q14-Pad1_ Net-_D10-Pad2_ /V+ eSim_PNP
D10 /V+ Net-_D10-Pad2_ eSim_Diode
Q18 Net-_Q18-Pad1_ Net-_Q14-Pad1_ Net-_D10-Pad2_ eSim_PNP
Q19 Net-_Q17-Pad1_ Net-_D11-Pad2_ /V+ eSim_PNP
D11 /V+ Net-_D11-Pad2_ eSim_Diode
Q21 /Output Net-_Q17-Pad1_ Net-_D11-Pad2_ eSim_PNP
Q23 /V+ /Bufer_input Net-_Q23-Pad3_ eSim_NPN
Q24 /V+ Net-_Q23-Pad3_ /Buffer_output eSim_NPN
Q14 Net-_Q14-Pad1_ /Input- Net-_Q14-Pad3_ eSim_NPN
Q17 Net-_Q17-Pad1_ /Input+ Net-_Q14-Pad3_ eSim_NPN
D9 /Diode_bias /Input+ eSim_Diode
D7 /Diode_bias /Input- eSim_Diode
Q16 Net-_Q14-Pad3_ /Amp_bias_input Net-_D8-Pad1_ eSim_NPN
Q13 /Amp_bias_input Net-_D8-Pad1_ /V- eSim_NPN
D8 Net-_D8-Pad1_ /V- eSim_Diode
Q22 /Output Net-_Q18-Pad1_ Net-_D12-Pad1_ eSim_NPN
Q20 Net-_Q18-Pad1_ Net-_D12-Pad1_ /V- eSim_NPN
D12 Net-_D12-Pad1_ /V- eSim_Diode
U1 /V+ /Diode_bias /Input- /Input+ /Amp_bias_input /V- /Output /Diode_bias /Input- /Input+ /Amp_bias_input /Buffer_output /Buffer_input /Output /Buffer_output /Bufer_input PORT
.end
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