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.include D.lib
.include NMOS-180nm.lib
.include PMOS-180nm.lib
m1 g net-_d7-pad2_ vss vss CMOSN W=100u L=100u M=1
m3 g net-_d7-pad2_ vdd vdd CMOSP W=100u L=100u M=1
d7 vss net-_d7-pad2_ 1N4148
d3 vss a 1N4148
r1 a net-_d7-pad2_ 1kr
d2 vss a 1N4148
d1 vss vdd 1N4148
d9 vss vdd 1N4148
m5 h net-_d17-pad2_ vss vss CMOSN W=100u L=100u M=1
m7 h net-_d17-pad2_ vdd vdd CMOSP W=100u L=100u M=1
d17 vss net-_d17-pad2_ 1N4148
d13 vss b 1N4148
r3 b net-_d17-pad2_ 1kr
d12 vss b 1N4148
d11 vss vdd 1N4148
d19 vss vdd 1N4148
m9 i net-_d27-pad2_ vss vss CMOSN W=100u L=100u M=1
m11 i net-_d27-pad2_ vdd vdd CMOSP W=100u L=100u M=1
d27 vss net-_d27-pad2_ 1N4148
d23 vss c 1N4148
r5 c net-_d27-pad2_ 1kr
d22 vss c 1N4148
d21 vss vdd 1N4148
d29 vss vdd 1N4148
m2 j net-_d8-pad2_ vss vss CMOSN W=100u L=100u M=1
m4 j net-_d8-pad2_ vdd vdd CMOSP W=100u L=100u M=1
d8 vss net-_d8-pad2_ 1N4148
d6 vss d 1N4148
r2 d net-_d8-pad2_ 1kr
d5 vss d 1N4148
d4 vss vdd 1N4148
d10 vss vdd 1N4148
m6 k net-_d18-pad2_ vss vss CMOSN W=100u L=100u M=1
m8 k net-_d18-pad2_ vdd vdd CMOSP W=100u L=100u M=1
d18 vss net-_d18-pad2_ 1N4148
d16 vss e 1N4148
r4 e net-_d18-pad2_ 1kr
d15 vss e 1N4148
d14 vss vdd 1N4148
d20 vss vdd 1N4148
m10 l net-_d28-pad2_ vss vss CMOSN W=100u L=100u M=1
m12 l net-_d28-pad2_ vdd vdd CMOSP W=100u L=100u M=1
d28 vss net-_d28-pad2_ 1N4148
d26 vss f 1N4148
r6 f net-_d28-pad2_ 1kr
d25 vss f 1N4148
d24 vss vdd 1N4148
d30 vss vdd 1N4148
.tran 0e-00 0e-00 0e-00
* Control Statements
.control
run
print allv > plot_data_v.txt
print alli > plot_data_i.txt
.endc
.end
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